Thiết kế vi mạch bằng VHDL

ThiÕt kÕ vi m¹ch b»ng VHDL

- 4 -
Hình 9.7. Kết quả mô phỏng cho bộ cộng ripple carry 116 -
Hình 9.8.1. Sơ đồ bộ cộng carry look ahead 117 -
Hình 9.8.2. Kết quả mô phỏng cho bộ cộng carry look ahead 118 -
Hình 9.9. Thuật toán chia 119 -
Hình 9.10.1. Kết quả mô phỏng bộ chia 120 -
Hình 9.10.2.Kết quả mô phong bộ chia thứ 2 121 -
Hình 9.11. Đồ hình trạng thái của bộ điều khiển máy bán hàng 122 -
Hình 9.12.Kết quả mô phỏng bộ điều khiển máy bán hàng 125 -
Hình 9.13. Sơ đồ bộ nhận dữ liệu nối tiếp 125 -
Hình 9.14.Kết quả mô phỏng bộ nhận dữ liệu 127 -
Hình 9.15.Bộ chuyển song song thành nối tiếp 127 -
Hình 9.16.Kết quả mô phỏng cho bộ chuyển song song thành nối tiếp - 128 -
Hình 9.17. Sơ đồ của SSD 129 -
Hình 9.18. Đồ hình trạng thái 129 -
Hình 9.19. Kết quả mô phỏng cho trò chơi trên SSD 131 -
Hình 9.20 Hình dạng sóng cần phát 131 -
Hình 9.2.1. Kết quả mô phỏng tạo sóng 132 -
Hình 9.22Kết quả mô phỏng tạo sóng theo phương pháp truyền thống- 133 -
Hình 9.23.Sơ đồ của ROM 134 -
Hình 9.24. Kết quả mô phỏng thiết kế ROM 134 -
Hình 9.25. RAM với đường dữ liệu tách rời 135 -
Hình 9.26Kết quả mô phỏng RAM có đương dữ liệu vào ra khác nhau- 136 -
Hình 9.27. RAM với đường dữ liệu chung 136 -

Danh mục bảng
:
Trang

Bảng 3.1. Hệ thống logic giải được 20 -
Bảng 3.2. Tổng hợp các kiểu dữ liệu 30 -
Bảng 5.1. Các toán tử 44 -
Bảng 6.1. So sánh giữa WHEN và CASE 62 -
Bảng 7.1. So sánh giữa SIGNAL và VARIABLE 78 -
Bảng 8.1.Mã hoá trạng thái cho máy FSM 8 trạng thái 109 -













ThiÕt kÕ vi m¹ch b»ng VHDL

- 5 -
Chương 1: Giới thiệu

1.1. Giới thiệu về VHDL

VHDL là ngôn ngữ mô tả phần cứng cho các mạch tích hợp tốc độ rất
cao, là một loại ngôn ngữ mô tả phần cứng được phát triển dùng cho trương
trình VHSIC( Very High Speed Itergrated Circuit) của bộ quốc phòng Mỹ.
Mục tiêu của việc phát triển VHDL là có được một ngôn ngữ mô phỏng phần
cứng tiêu chuẩn và thống nhất cho phép thử nghiệm các hệ thống số nhanh hơn
cũng như cho phép dễ dàng đưa các hệ thống đó vào ứng dụng trong thực tế.
Ngôn ngữ VHDL được ba công ty Intermetics, IBM và Texas Instruments bắt
đầu nghiên cứu phát triển vào tháng 7 năm 1983. Phiên bản đầu tiên được công
bố vào tháng 8-1985. Sau đó VHDL được đề xuất để tổ chức IEEE xem xét
thành một tiêu chuẩn chung. Năm 1987 đã đưa ra tiêu chuẩn về VHDL( tiêu
chuẩn IEEE-1076-1987).
VHDL được phát triển để giải quyết các khó khăn trong việc phát triển,
thay đổi và lập tài liệu cho các hệ thống số. VHDL là một ngôn ngữ độc lập
không gắn với bất kỳ một phương pháp thiết kế, một bộ mô tả hay công nghệ
phần cứng nào. Người thiết kế có thể tự do lựa chọn công nghệ, phương pháp
thiết kế trong khi chỉ sử dụng một ngôn ngữ duy nhất. Và khi đem so sánh với
các ngôn ngữ mô phỏng phần cứng khác ta thấy VHDL có một số ưu điểm hơn
hẳn là:

- Thứ nhất là tính công cộng:

VHDL được phát triển dưới sự bảo trợ của chính phủ Mỹ và hiện nay là
một tiêu chuẩn của IEEE. VHDL được sự hỗ trợ của nhiều nhà sản xuất thiết bị
cũng như nhiều nhà cung cấp công cụ thiết kế mô phỏng hệ thống.

- Thứ hai là khả năng được hỗ trợ bởi nhiều công nghệ và nhiều phương
pháp thiết kế:

VHDL cho phép thiết kế bằng nhiều phương pháp ví dụ phương pháp
thiết kế từ trên xuống, hay từ dưới lên dựa vào các thư viện sẵn có. VHDL
cũng hỗ trợ cho nhiều loại công cụ xây dựng mạch như sử dụng công nghệ
đồng bộ hay không đồng bộ, sử dụng ma trận lập trình được hay sử dụng mảng
ngẫu nhiên.

- Thứ ba là tính độc lập với công nghệ:

VHDL hoàn toàn độc lập với công nghệ chế tạo phần cứng. Một mô tả
hệ thống dùng VHDL thiết kế ở mức cổng có thể được chuyển thành các bản
tổng hợp mạch khác nhau tuỳ thuộc công nghệ chế tạo phần cứng mới ra đời nó
có thể được áp dụng ngay cho các hệ thống đã thiết kế.

- Thứ tư là khả năng mô tả mở rộng:
ThiÕt kÕ vi m¹ch b»ng VHDL

- 6 -

VHDL cho phép mô tả hoạt động của phần cứng từ mức hệ thống số cho
đến mức cổng. VHDL có khả năng mô tả hoạt động của hệ thống trên nhiều
mức nhưng chỉ sử dụng một cú pháp chặt chẽ thống nhất cho mọi mức. Như thế
ta có thể mô phỏng một bản thiết kế bao gồm cả các hệ con được mô tả chi tiết.

- Thứ năm là khả năng trao đổi kết quả:

Vì VHDL là một tiêu chuẩn được chấp nhận, nên một mô hình VHDL
có thể chạy trên mọi bộ mô tả đáp ứng được tiêu chuẩn VHDL. Các kết quả mô
tả hệ thống có thể được trao đổi giữa các nhà thiết kế sử dụng công cụ thiết kế
khác nhau nhưng cùng tuân theo tiêu chuẩn VHDL. Cũng như một nhóm thiết
kế có thể trao đổi mô tả mức cao của các hệ thống con trong một hệ thống lớn
(trong đó các hệ con đó được thiết kế độc lập).

- Thứ sáu là khả năng hỗ trợ thiết kế mức lớn và khả năng sử dụng lại các
thiết kế:

VHDL được phát triển như một ngôn ngữ lập trình bậc cao, vì vậy nó có
thể được sử dụng để thiết kế một hệ thống lớn với sự tham gia của một nhóm
nhiều người. Bên trong ngôn ngữ VHDL có nhiều tính năng hỗ trợ việc quản
lý, thử nghiệm và chia sẻ thiết kế. Và nó cũng cho phép dùng lại các phần đã có
sẵn.

1.2. Giới thiệu công nghệ (và ứng dụng) thiết kế mạch bằng VHDL.

1.2.1 Ứng dụng của công nghệ thiết kế mạch bằng VHDL

Hiện nay 2 ứng dụng chính và trực tiếp của VHDL là các ứng dụng
trong các thiết bị logic có thể lập trình được (Programmable Logic Devices –
PLD) (bao gồm các thiết bị logic phức tạp có thể lập trình được và các FPGA -
Field Programmable Gate Arrays) và ứng dụng trong ASICs(Application
Specific Integrated Circuits).
Khi chúng ta lập trình cho các thiết bị thì chúng ta chỉ cần viết mã
VHDL một lần, sau đó ta có thể áp dụng cho các thiết bị khác nhau (như
Altera, Xilinx, Atmel,…) hoặc có thể để chế tạo một con chip ASIC. Hiện nay,
có nhiều thương mại phức tạp (như các vi điều khiển) được thiết kế theo dựa
trên ngôn ngữ VHDL.

1.2.2 Quy trinh thiết kế mạch bằng VHDL.

Như đề cập ở trên, một trong số lớn các ứng dụng của VHDL là chế tạo
các mạch hoặc hệ thống trong thiết bị có thể lập trình được (PLD hoặc FPGA)
hoặc trong ASIC. Việc chế tao ra vi mạch sẽ được chia thành 3 giai đoạn như
sau:

ThiÕt kÕ vi m¹ch b»ng VHDL

- 7 -
- Giai đoạn 1:

Chúng ta bắt đầu thiết kế bằng viết mã VHDL. Mã VHDL này sẽ được
lưu vào file có đuôi là .vhd và có tên cùng với tên thực thể. Mã VHDL sẽ được
mô tả ở tầng chuyển đổi thanh ghi.



Hình 1.1. Tóm tắt quy trình thiết kế VHDL

- Giai đoạn 2: Giai đoạn chế tạo:

Bước đầu tiên trong quá trình chế tạo là biên dich. Quá trình biên dịch sẽ
chuyển mã VHDL vào một netlist ở tầng cổng.
Bước thứ 2 của quá trình chế tạo là tối ưu. Quá trình tối ưu được thực
hiện trên netlist ở tầng cổng về tốc độ và phạm vi.
Trong giai đoạn này, thiết kế có thể được mô phỏng để kiểm tra phát
hiện những lỗi xảy ra trong quá trình chế tạo.

- Giai đoạn 3:

Là giai đoạn ghép nối đóng gói phần mềm. Ở giai đoạn này sẽ tạo ra sự
sắp xếp vật lý cho chip PLD/FPGA hoặc tạo ra mặt nạ cho ASIC.

1.2.3. Công cụ EDA.

Các công cụ phục vụ cho quá trình thiết kế vi mạch sẽ là:
- Công cụ Active – HDL: Tạo mã VHDL và mô phỏng
ThiÕt kÕ vi m¹ch b»ng VHDL

- 8 -
- Công cụ EDA (Electronic Design Automation): là công cụ tự động thiết
kế mạch điện tử. Công cụ này được dùng để phục vụ cho việc chế tạo, thực thi
và mô phỏng mạch sử dụng VHDL.
- Công cụ cho đóng gói: Các công cụ này sẽ cho phép tổng hợp mã
VHDL vào các chip CPLD/FPGA của Altera hoặc hệ ISE của Xilinx, for
Xilinx’s CPLD/FPGA chips).

1.2.4. Chuyển mã VHDL vào mạch.

Một bộ cộng đầy đủ được mô tả trong hình dưới đây:


Hinh 1.2.a. Sơ đồ tổng quát về bộ cộng đầy đủ

Trong đó, a , b là các bit vào cho bộ cộng, cin là bit nhớ. Đầu ra s là bit
tổng, cout là bit nhớ ra. Hoạt động của mạch được chỉ ra dưới dạng bảng chân
lý:


Hình 1.2.b. Bảng chân lý của bộ cộng đầy đủ

Bit s và cout được tính như sau:

và
Từ công thức tính s và cout ta viết đoạn mã VHDL như dưới đây:

ThiÕt kÕ vi m¹ch b»ng VHDL

- 9 -


Hình 1.3. Mã thiết kế bộ cộng

Từ mã VHDL này, mạch vật lý được tạo ra. Tuy nhiên có nhiều cách để
thực hiện phương trình được miêu tả trong ARCHITECTURE OF, vì vậy
mạch thực tế sẽ phụ thuộc vào bộ biên dịch/bộ tối ưu đang được sử dụng và đặc
biệt phụ thuộc mục đích công nghệ. Hình vẽ sau đây thể hiện một số dạng kiến
trúc của mạch cộng:





Hình 1.4.a. Các ví dụ về sơ đồ mạch có thể có ứng với mã như hình 1.3

Trong trường hợp này, nếu mục đích công nghệ của chúng ta là thiết bị
lgic có thê lập trình được (PLD, FPGA), thì 2 kết quả cho cout thoả mãn là ở
ThiÕt kÕ vi m¹ch b»ng VHDL

- 10 -
hình (b) và hình (c) ( ). Còn nếu mục đích công nghệ là
ASIC, thì chúng ta có thể sử dụng hình (d). Hình D sử dụng công nghệ CMOS
với các tầng transistor và các mặt nạ phủ.
Bất cứ một cái mạch nào được tao ra từ mã, thì những thao tác của nó sẽ
luôn luôn được kiểm tra ở mức thiết kế, như ta đã chỉ ra ở hình 1. Tất nhiên,
chúng ta cũng có thể kiểm tra nó ở tầng vật lý, nhưng sau đó những thay đổi là
rất tai hại.
Hình dưới đây là mô phỏng kết quả của đoạn chương trình đã viết ở trên
cho mạch bộ cộng đầy đủ ở hình 1.3.



Hình 1.4.b: Kết quả mô phỏng bộ cộng được thiết kế theo hình 1.3






















ThiÕt kÕ vi m¹ch b»ng VHDL

- 11 -
Chương 2. Cấu trúc mã

Trong chương này, chúng ta mô tả các phần cơ bản có chứa cả các đoạn
Code nhỏ của VHDL: các khai báo LIBRARY, ENTITY và
ARCHITECTURE.

2.1. Các đơn vị VHDL cơ bản.

Một đọan Code chuẩn của VHDL gồm tối thiểu 3 mục sau:
• Khai báo LIBRARY: chứa một danh sách của tất cả các thư viện được
sử dụng trong thiết kế. Ví dụ: ieee, std, work, …
• ENTITY: Mô tả các chân vào ra (I/O pins) của mạch
• ARCHITECTURE: chứa mã VHDL, mô tả mạch sẽ họat động như thế
nào.
Một LIBRARY là một tập các đọan Code thường được sử dụng. Việc có
một thư viện như vậy cho phép chúng được tái sử dụng và được chia sẻ cho các
ứng dụng khác. Mã thường được viết theo các định dạng của FUNCTIONS,
PROCEDURES, hoặc COMPONENTS, được thay thế bên trong PACKAGES
và sau đó được dịch thành thư viện đích.

2.2. Khai báo Library.

- Để khai báo Library, chúng ta cần hai dòng mã sau, dòng thứ nhất
chứa tên thư viện, dòng tiếp theo chứa một mệnh đề cần sử dụng:

LIBRARY library_name;
USE library_name.package_name.package_parts;

Thông thường có 3 gói, từ 3 thư viện khác nhau thường được sử dụng trong
thiết kế:
• ieee.std_logic_1164 (from the ieee library),
• standard (from the std library), and
• work (work library).



Hình 2.1: Các thành phần cơ bản của một đoạn mã VHDL
ThiÕt kÕ vi m¹ch b»ng VHDL

- 12 -



Hình 2.2: Các phần cơ bản của một Library

Các khai báo như sau:
LIBRARY ieee; Dấu chấm phẩy (;) chỉ thị
USE ieee.std_logic_1164.all; kt của một câu lệnh


LIBRARY std; hoặc một khai báo.một dấu 2 gạch
USE std.standard.all; ( )để bắt đầu 1 chú thích.

LIBRARY work;
USE work.all;

Các thư viện std và work thường là mặc định, vì thế không cần khai báo
chúng, chỉ có thư viện ieee là cần phải được viết rõ ra.
Mục đích của 3 gói/thư viện được kể ở trên là như sau: gói
std_logic_1164 của thư viện ieee cho biết một hệ logic đa mức; std là một thư
viện tài nguyên (kiểu dữ kiệu, i/o text ) cho môi trường thiết kế VHDL và thư
viện work được sủ dụng khi chúng ta lưu thiết kế ( file .vhd, các file được tạop
bởi chương trình dịch và chương trình mô phỏng…).

Thực ra, thư viện ieee chứa nhiều gói như sau:

 std_logic_1164: định rõ STD_LOGIC ( 8 mức) và STD_ULOGIC (
9 mức) là các hệ logic đa mức
 std_logic_arith: định rõ các kiểu dữ liệu SIGNED và UNSIGNED,
các giải thuật liên quan và so sánh toán tử. Nó cũng chứa nhiều hàm
chuyển đổi dữ liệu, mà cho phép một kiểu được chuyển đổi thành
các kiểu dữ liệu khác: conv_integer(p),conv_unsigned(p, b),
conv_signed(p, b), conv_std_logic_vector(p, b)
 std_logic_signed: chứa các hàm cho phép làm việc với dữ liệu
STD_LOGIC_VECTOR để được thực hiện chỉ khi dữ liệu là kiểu
SIGNED
ThiÕt kÕ vi m¹ch b»ng VHDL

- 13 -
 std_logic_signed: chứa các hàm cho phép làm việc với dữ liệu
STD_LOGIC_VECTOR để được thực hiện chỉ khi dữ liệu là kiểu
UNSIGNED.

2.3. Entity ( thực thể).

Một ENTITY là một danh sách mô tả các chân vào/ra ( các PORT) của
mạch điện. Cú pháp như sau:

ENTITY entity_name IS
PORT (
port_name : signal_mode signal_type;
port_name : signal_mode signal_type;
);
END entity_name;

Chế độ của tín hiệu ( mode of the signal) có thể là IN, OUT, INOUT
hoặc BUFFER. Ví dụ trong hình 2.3 ta có thể thấy rõ các chân IN, OUT chỉ có
một chiều (vào hoặc ra) trong khi INOUT là 2 chiều và BUFFER lại khác, tín
hiệu ra phải được sử dụng từ dữ liệu bên trong.
Kiểu của tín hiệu ( type of the signal) có thể là BIT, STD_LOGIC,
INTEGER, …
Tên của thực thể ( name of the entity) có thể lấy một tên bất kỳ, ngọai
trừ các tù khóa của VHDL.
Ví dụ: Xét cổng NAND ở hình 2.4, khai báo ENTITY như sau:

ENTITY nand_gate IS
PORT (a, b : IN BIT;
x : OUT BIT);
END nand_gate;


Hình 2.3. Các chế độ tín hiệu Hình 2.4. Cổng NAND

2.4. ARCHITECTURE ( cấu trúc).

ARCHITECTURE là một mô tả mạch dùng để quyết mạch sẽ làm việc
như thế nào ( có chức năng gì).
Cú pháp như sau:

ARCHITECTURE architecture_name OF entity_name IS
[declarations]
BEGIN
(code)

Xem chi tiết: Thiết kế vi mạch bằng VHDL